電圧負帰還（ＮＦＢ）を全く掛けないプリメインアンプ（インテグレーテッドアンプ）の初段をＳＲＰＰ化してみようと思い、そのひとつが完成しました。
ＳＲＰＰは入力によって電流が変化する抵抗負荷回路に対して、電流が変化しない定電流負荷回路であると言われています。
電流が変化する抵抗負荷より、電流が変化しないＳＲＰＰの方が良い音がするのではないかとも言われています。
そこで、ひとつの研究テーマと捉え、挑戦してみました。
冒頭の写真は増幅初段をＳＲＰＰにした初段ＦＥ型プリメインアンプを搭載した１号機内部の上部写真です。
メインアンプは通常のラインアンプとメインアンプを統合した高利得メインアンプになりました。
セットの右半分（前方中央のメインボリューム位置より右側）が初段ＦＥ型ＳＲＰＰ高利得メインアンプです。
部品点数がさらに増える全ＴＲ型（全バイポーラー型）用のスペースと放熱器を大きくする為のスペースを考慮したのでＡＴ－１Ｗと言う実験基板を丸々使う事にしました。
プロテクター回路基板、突入電流緩和回路基板は変更ありませんが、上部基板の載る上下分離用シールド板２枚は変更しました。
上下分離用シールド板の図面は最後に紹介します。
セットの下部にはプリアンプのＭＣ－ＥＱ基板とラインアンプの代わりの基板、および電源基板があります。
以下、ＳＲＰＰ化した各回路について紹介します。
１.ＭＣ－ＥＱ回路
①．回路図
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②．プリント基板部品面写真
③．プリント基板部品面図
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④．プリント基板銅箔面写真
⑤．プリント基板銅箔面図
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⑥．ＲＩＡＡ偏差特性
⑦．出力電圧対歪率特性
☆．説明
筆者は真空管回路でＳＲＰＰ回路の設計をした経験がありますので、その経験に基づいて設計を開始しました。
しかし、半導体はＪ－ＦＥＴでも真空管より遥かに利得が高く、加えていわゆるＳＲＰＰ段は増幅段のドレインからＳＲＰＰ段のゲートに信号を加え、これがソースに出力しますが、増幅段のドレインはＳＲＰＰ段のソースと自己バイアス分の違いしかなく、ゲートとソースは同位相である事から正帰還である事が分かりました。
つまり、ＳＲＰＰは同相増幅器なのです。
そこで第１試作では増幅段に使用した高利得素子と同じ素子をＳＲＰＰ段に使用しましたが、これを改め、ＳＲＰＰ段には利得の低い素子（品番）を使う事にしました。
さらに、ＭＣ－ＥＱでは初段を３パラにしてノイズ低減を図りますので、ＳＲＰＰ段はシングルですからドレイン電流が３倍流れます。
この事を考慮して、増幅段のＩＤＳＳ、ＳＲＰＰ段のＩＤＳＳを決め直しました。
これは真空管でＭＣヘッドアンプを設計した時に、２パラの増幅段とシングルのＳＲＰＰ段の品種を変えて対応したのと同じです。
この事により、過剰利得が抑制され、ＭＣダイレクトＥＱの利得６０ｄＢ／１ｋＨｚを維持しながらＳＲＰＰ化する事が出来ました。
なお、中段のエミッターフォロアーは定電流ダイオードを使用して、この部分も定電流化しました。
定電流ダイオードは素子の特性に鑑み１ｍＡのものを２本並列にしますが、１つの穴に２本入れています。
回路設計基板設計を進めていく中で、基板寸法を大きくしなければならなくなり、前写真のような延長をしました。
２.ラインアンプの代わりの回路
①．回路図
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②．プリント基板部品面写真
③．プリント基板部品面図
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④．プリント基板銅箔面写真
余っていた基板を流用しました。
⑤．プリント基板銅箔面図
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☆．説明
メインボリュームとメインアンプ入力が遠くなってしまいましたので、バッファーを入れる事にしました。
もし、マルチアンプをＳＲＰＰで作る場合は、この出力の後にチャンネルディバイダーを入れる事になります。
その為に、この出力をプリアウト端子に接続して、メインイン端子からメインアンプ入力に接続しました。
回路は一般的な片極性のソースフォロアーではありませんが、両極性にしたと言うだけなので、データは省略します。
Ｐ－ＣＨのＩＤＳＳをＮ－ＣＨのＩＤＳＳより０．２ｍＡ程度大きくした方が、出力のＤＣ電圧がゼロＶに近づくようです。
更なる調節は両－ＣＨのソース抵抗を加減するか半固定抵抗にしてください。
３.高利得ダーリントン４段型メインアンプ
①．回路図
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②．プリント基板部品面写真
③．プリント基板部品面図
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④．プリント基板銅箔面写真
⑤．プリント基板銅箔面図
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⑥．周波数特性
⑦．出力電力対歪率特性
☆．説明
第１試作では通常利得で設計をしましたが、ＳＲＰＰによる過剰利得を抵抗追加で抑えた為に、抵抗負荷に近いものになりました。
しかし、ＭＣ－ＥＱのように低利得素子に置き換える事が出来ないので、ラインアンプと統合する高利得メインアンプにする事にしました。
ところで、抵抗負荷の初段ＦＥ型高利得メインアンプを作った事があるのですが、ラインアンプの出力に付けるカップリングコンデンサーがなくなってしまった事から、真につまらない音になってしまい、お蔵に入れたのです。
この点で、ＳＲＰＰならどうだろうかと考えたのですが、他の方法も思い浮かばなかったので、高利得型で取り組む事にしました。
初段ＦＥＴのＩＤＳＳを色々と組み合せて行く中でＮ－ＣＨのＦＥＴを２パラ、Ｐ－ＣＨのＦＥＴをシングルにしたところ、今までにない低歪率が実現しました。
前出のデータの通りですが、例え小出力の部分だけとは言え、無帰還のメインアンプで２０Ｈｚと１ｋＨｚがバラツキによっては０．１％を切るような低歪率は見た事がないのではないでしょうか。
これなら意味のあるアンプになったのではないかと考え、試聴もしましたが、それなりに意味のある音になったと思います。
なお、更なる改善が出来た場合は当ページを改版したいと考えています。
また、当試作では、放熱器の変更による、温度上昇の改善をしていまして、今回はその第１試作です。
定格の１／８出力と言う規定の測定方法で、約１１０℃から約９５℃になりました。
次の試作、全ＴＲ型ＳＲＰＰにおいて更なる改善をしたいと考えています。
４.電源回路
機器全体に電源を供給します。前テーマ用と同じです。
特徴としては、アイドリング電流の安定化の為にメインアンプの増幅段用の電源を安定化電源にした事、プリアンプ用の電源のリップルを極限まで減らす工夫をしている事です。
①．回路図
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②．プリント基板部品面写真
③．プリント基板部品面図
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④．プリント基板銅箔面写真
⑤．プリント基板銅箔面図
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５.プロテクター回路
メインアンプの出力がＤＣ±６００ｍＶ以上になった時に出力を開放します。
筆者が昔から使っている回路ですが、入力時定数とＴＲを見直しました。
①．回路図
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②．プリント基板部品面写真
③．プリント基板部品面図
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④．プリント基板銅箔面写真
⑤．プリント基板銅箔面図
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６.突入電流緩和回路
電源トランスの１次側巻線抵抗が約１Ωなので、電源スイッチＯＮ時の突入電流が約１００Ａになります。
これを約１０Ａに抑え、約２秒後に全電圧がかかるようにする為の遅延回路です。
①．回路図
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②．プリント基板部品面写真
③．プリント基板部品面図
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④．プリント基板銅箔面写真
⑤．プリント基板銅箔面図
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７.全体回路図
回路が膨大な為、プリアンプ他とメインアンプ他の２つに分けました。
さらにＡ４に印刷する場合、印刷倍率１００％で端が欠ないようにしましたが、もし、欠ける場合はフチなし全面印刷とか印刷倍率の低減を適宜採用してください。
①．初段ＦＥ型ＳＲＰＰプリアンプ他
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②．初段ＦＥ型ＳＲＰＰメインアンプ他
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８.上下分離用シールド板
Ｌ用とＲ用の２枚で、板厚は各々２ｍｍです。
①．Ｌ用
②．Ｒ用
９.試聴
これが半導体のＳＲＰＰの音か、そう言う音が出たのではないかと思います。
以上
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